北京西站列车时刻表最新华宁网站建设

北京西站列车时刻表最新,华宁网站建设,网站建设维护与网页设计,外贸网站屏蔽国内ipQPSK调制解调 FPGA设计#xff0c;有详细实验文档 调制模块里最核心的其实是IQ映射。举个栗子#xff0c;当输入两比特数据00时#xff0c;咱们直接给I路赋值0.707#xff0c;Q路也0.707——别小看这个数#xff0c;这是归一化后的最大幅度值。Verilog实现起来…QPSK调制解调 FPGA设计有详细实验文档调制模块里最核心的其实是IQ映射。举个栗子当输入两比特数据00时咱们直接给I路赋值0.707Q路也0.707——别小看这个数这是归一化后的最大幅度值。Verilog实现起来大概长这样always (posedge clk) begin case(tx_data) 2b00: begin i_out 16h5A7F; //Q2.14格式的0.707 q_out 16h5A7F; end 2b01: begin i_out 16hA581; q_out 16h5A7F; end //...其他两种状态类似 endcase end注意这里用了Q2.14定点数实测发现这个精度在解调时误码率能控制在1e-4以内。不过刚开始调试时犯过蠢符号位搞反了导致星座图镜像后来用ILA抓信号才定位到问题。成型滤波器这块必须上FIRXilinx的FIR IP核配置界面我闭着眼都能画出来。关键参数是滚降系数选0.35插值倍数4倍。有个坑是输入数据位宽要和IP核设置匹配之前用16位输入但IP核配置成18位结果低位补零直接导致EVM恶化3dB。解调端的载波恢复是重头戏经典的Costas环用Verilog实现起来挺有意思。相位检测部分代码是这样的//相位误差计算 assign phase_error (q_delay * i_early) - (i_delay * q_early);这其实是利用了QPSK信号的相位正交特性。调试时发现环路滤波器的带宽设置特别讲究太宽了抖动大太窄了捕获范围小。最后在测试时用信号源故意加了10kHz频偏反复调整才找到最优参数。符号同步用早迟门算法效果不错但要注意门限设置。实际测试发现当采样时钟偏差超过5%时误码率会飙升这时候就得靠算法自动调整了。贴一段关键状态机代码case(sync_state) IDLE: if (cross_correlation THRESHOLD) sync_state TRACKING; TRACKING: begin if(error_cnt 3) sync_state RECOVERY; //...其他判断条件 end //...其他状态 endcase硬件实测时发现个有趣现象当用开发板的GPIO输出基带信号时如果时钟走线太长星座图会呈现奇怪的雪花状散点。换成LVDS接口后立马规整得像教科书插图这个经验值得新手注意。最后说下资源占用在Artix-7 35T上整个调制解调链路吃掉12%的LUT、8%的FF外加3个DSP48。功耗测试时发现温度最高的不是FPGA芯片反倒是电源芯片——这提醒我们做高速设计不能只看逻辑资源。整套系统联调时最爽的时刻是第一次在频谱仪上看到完美的QPSK频谱那个清晰的平方根升余弦滚降曲线比任何仿真图都让人兴奋。